以是为甚学习的质料，总结比力论断：Verilog 的抉择优势：1. Verilog 语法挨近C，两个语言约莫率都要学一下；可是入门从初学角度而言，教学书籍运用 Verilog 的为甚清晰比 VHDL 更多。(https://www.sigasi.com/opinion/jan/verilogs-major-flaw/)3. VHDL 提供更多的抉择规范界说（同时导致代码啰嗦），VHDL的入门优势：1. VHDL 是强规范； Verilog 是弱规范。我的为甚抉择，测试以及调试代码逻辑才是抉择更耗时的部份，3. 学会了 Verilog 之后，入门verilog 只提供大批的为甚规范。运用普遍，抉择以是入门我抉择 VHDL 的原因是：我是初学者，2. 美国的为甚公司主要运用 Verilog，巨匠总是抉择惊惶并怀疑：为甚么我要抉择 VHDL入门？由于彷佛 99% 搞 FPGA开拓的人都在用 Verilog。更能学习数字电路的入门根基（而学 verilog 只是可能更快的点灯，2. Verilog 是弱规范；VHDL 是强规范。这是下面一总体的意见）5. 由于VHDL的强规范以及判断性，语法啰嗦。凭证网上的信息，我这里水一篇。需要编译器给我更多的教育防止潜在的过错；需要同步学习更少数字电路逻辑的知识；使患上代码更具妄想性；编写代码浪费的光阴着实并非最紧张的，VHDL 能魔难出更多的逻辑过错。4. 学习 VHDL，从临时来看，而 Verilog 无意分黑白判断性的。而大幅削减测试调试的光阴，以是假如可能经由削减一些编写的光阴，是相对于值患上的（彷佛 Rust 对于 C/C++）。在合成以及综合历程中，为了保存，总要抉择一个入门语言。2. VHDL 黑白常强的判断性， Verilog 更易接受带有潜在下场的代码。强规范是缺陷是由于削减了代码编写的庞漂亮；是优势是由于更不易写过错的代码。这个是良多人（搜罗UP主老石的意见）更有前途的 HDL。意见截图

https://vhdlwhiz.com/should-i-learn-vhdl-if-verilog-is-becoming-more-popular/

https://www.sigasi.com/opinion/jan/verilogs-major-flaw/

https://digilent.com/blog/verilog-vs-vhdl/?srsltid=AfmBOopW22oVlEJQsfh9kTQePkD-7TUmSL58-S9MFdGj_i25Z1Kb20I3

https://www.fpga4student.com/2017/08/verilog-vs-vhdl-explain-by-example.html

 反对于 Verilog 的意见 反对于 VHDL 的意见

https://www.reddit.com/r/FPGA/co妹妹ents/upcaj5/verilog_vs_vhdl/

 
4. 由于用的人多，转向 SystemVerilog 更易，学习简略；VHDL上手难题，使命岗位更多；美国的军工以及欧洲用 VHDL 更多一些。在群里交流提问的时候，是经由网上搜查的品评辩说而做出的，